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PIC18F1230/1330
2009 Microchip Technology Inc.
DS39758D-page 293
FIGURE 23-13:
A/D CONVERSION TIMING
TABLE 23-15: A/D CONVERSION REQUIREMENTS
Param
No.
Symbol
Characteristic
Min
Max
Units
Conditions
130
TAD
A/D Clock Period
PIC18FXXXX
0.7
25.0(1)
sTOSC based, VREF 3.0V
PIC18LFXXXX
1.4
25.0(1)
sVDD = 2.0V,
TOSC based, VREF full range
PIC18FXXXX
—
1
s
A/D RC mode
PIC18LFXXXX
—
3
sVDD = 2.0V, A/D RC mode
131
TCNV
Conversion Time
(not including acquisition time)(2)
11
12
TAD
132
TACQ
Acquisition Time(3)
1.4
—
s-40C to +85C
135
TSWC
Switching Time from Convert
Sample
—
(Note 4)
136
TDIS
Discharge Time
0.2
—
s
Note 1:
The time of the A/D clock period is dependent on the device frequency and the TAD clock divider.
2:
ADRES register may be read on the following TCY cycle.
3:
The time for the holding capacitor to acquire the “New” input voltage when the voltage changes full scale
after the conversion (VDD to VSS or VSS to VDD). The source impedance (RS) on the input channels is 50
.
4:
On the following cycle of the device clock.
131
130
132
BSF ADCON0, GO
Q4
A/D CLK(1)
A/D DATA
ADRES
ADIF
GO
SAMPLE
OLD_DATA
SAMPLING STOPPED
DONE
NEW_DATA
(Note 2)
98
7
2
1
0
Note
1:
If the A/D clock source is selected as RC, a time of TCY is added before the A/D clock starts. This allows the SLEEP instruction
to be executed.
2:
This is a minimal RC delay (typically 100 ns), which also disconnects the holding capacitor from the analog input.
. . .
TCY
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